当大模型训练的算力需求跨越 10^25 至 10^26 FLOPs 量级，智算中心内部的网络互联正遭遇前所未有的物理极限。
传统铜缆在单通道 200Gbps 速率下传输距离大幅缩减，信号衰减与高功耗成为不可逾越的障碍。
可插拔光模块虽支撑了过去数代网络升级，但其高昂的功耗与延迟，使得以太网与交换网络的能耗占比陡升。
在这一背景下，将光引擎与交换芯片共封装的 CPO（Co-Packaged Optics） 架构，被业界视为突破功耗与带宽瓶颈的终极方案。
然而，将高热量的逻辑芯片与极度敏感的光学器件强行“封进同一个盒子”，也引发了关于热管理、良率连乘失效与生态锁定的巨大争议。
CPO 究竟是一场彻底重塑产业链的物理革命，还是被高估的工程难题？理解这一变化，需要从其产业基础、技术演进与产业链结构逐步拆解。
将光引擎置入芯片同一载体
共封装光学（CPO）是一种将光引擎与交换 ASIC 或计算芯片（GPU、CPU）直接集成在同一封装基板上的先进架构。
在传统数据中心网络中，光电转换发生在插在交换机面板上的光模块内部。电信号需要经过 PCB 板上数十厘米的物理走线到达交换芯片，过程中会产生巨大的电损耗，并需要高功耗的 Retimer 或 DSP 芯片进行信号整形。
CPO 架构消除了这段长距离电走线。它通过 2.5D 或 3D 先进封装技术，将光引擎紧邻芯片放置，把物理电链路缩短至毫米级别。
这种改变不仅省去了高功耗的 DSP 芯片，还将电损耗从传统架构的约 22dB 降至 4dB 左右。系统功耗由此可降低 30% 至 50%，延迟压缩至纳秒级，单通道带宽密度得到数量级提升。
2.5D与3D下的技术分叉
根据封装集成度与物理结构的异同，CPO 主要呈现三种封装形态与两条主流技术路线。
按封装深度分类：
A 型采用基础 2.5D 封装，电气连接长度在 10 厘米以内的短距范围；
B 型采用晶圆级先进 2.5D 封装，进一步压缩物理空间并提升信号传输效率；
C 型则实现了 3D 垂直堆叠，将光电芯片物理距离缩短至毫米级。
在产业落地路径上，巨头之间形成了明确的分化：
Broadcom 主推 2.5D 架构下的“PIC-on-EIC”上置方案。其采用扇出型晶圆级封装（FOWLP），形成“上层光、下层电”的堆叠布局。通过将集成马赫-曾德尔调制器（MZM）的光子芯片（PIC）直接贴合于电子芯片（EIC）之上，实现稳健的信号传输。
NVIDIA 则主攻基于微环调制器（MRM）的 3D 异构集成。依靠台积电的 SoIC™ 键合技术，将电子芯片与光子芯片进行高密度垂直堆叠。
