在算力基础设施的成本账本里，一个常被忽视的结构性变化正在发生：高算力芯片的性能瓶颈早已不再局限于核心计算单元的晶体管密度，而是被卡在数据的搬运通道上。伴随着大模型参数以百亿、千亿级指数扩容，单位算力消耗的成本中，内存芯片的采购支出正在逼近整卡物料成本（BOM）的一半。
传统计算架构下，“处理器等待数据”的“内存墙”困局，迫使半导体产业从平面制程缩放转向立体空间的重构。作为当前解决数据吞吐阻碍的核心方案，高带宽内存（HBM）不仅改变了存储芯片的产业属性，也在重塑全球半导体制造与封测的竞空格局。
三维堆叠打破传输瓶颈
高带宽内存（High Bandwidth Memory，简称HBM）是一种基于先进封装工艺实现的高性能三维堆叠DRAM架构。
不同于传统将DRAM颗粒平铺于印刷电路板（PCB）的连接机制，HBM打破了传统的二维物理布局。它通过垂直堆叠的方式，将多个核心存储裸片（C-die）与底层的控制逻辑裸片（B-die）整合，并借助穿透硅片的垂直导电通道与高密度微凸块实现互联。
最终，该堆叠模组与图形处理器（GPU）或特定集成电路（ASIC）共同置于硅中介层上完成2.5D/3D封装。这一架构显著缩短了导线互联长度，使总线位宽从传统方案的32-bit直接跃升至1024-bit。
在系统级表现上，HBM提供了超过传统内存数倍的吞吐带宽、更低的数据访问时延，同时降低了约30%至50%的传输功耗，并节约了近三分之二的板卡物理空间。
层级架构与封装工艺路径
HBM根据内部芯片层级结构与作业集成形式，展现出清晰的技术代际与封装工艺细分：
从物理构成与功能分工来看，HBM主要分为核心存储单元与底层控制单元。核心存储裸片（C-die）主要承载DRAM存储介质阵列，负责实际的数据留存，当前主流堆叠规格覆盖4层、8层、12层乃至16层。基础逻辑裸片（B-die/Base die）则位于结构的最底部，负责处理DRAM的主动控制功能、物理接口驱动（PHY）以及内建自测试，作为高速中介直接与主算力芯片完成通信。
从制程代际与参数演进来看，行业根据数据传输速率及位宽标准划分为多个代际。初代HBM与HBM2阶段奠定了4至8层堆叠的基础形态，单堆栈带宽介于128GB/s至307GB/s之间；HBM2E与HBM3将堆叠层数扩展至12层，芯片密度与I/O速率成倍放大，带宽跨越至819GB/s；目前主流的HBM3E单堆栈带宽已达到1.2TB/s，容量突破24GB至36GB；正在走向商业化落地的HBM4，则规划堆叠12至16层，带宽迈向2.0TB/s以上，基础裸片也由传统DRAM工艺向逻辑代工先进制程演进。
从封装堆叠的作业工艺路径划分，行业目前分化为两大流派：一种是热压非导电薄膜（TC-NCF）工艺，通过固态薄膜填补多层裸片间隙，依赖精确的热压合维持结构稳定；另一种是批量微凸块回流模塑底填（MR-MUF）及其演进技术，利用液态环氧塑封料进行整体浸润填充，在散热性能和量产良率上表现突出；而面对16层以上的极高堆叠，无微凸块的铜-铜直接接触键合（Cu-Cu Hybrid Bonding）正成为下一阶段各技术路线交汇的作业形态。
